SiFive 近日正式推出第二代 Intelligence? 系列，進一步強化其在 RISC-V AI IP 領域的技術領先優勢。此次發布的五款新產品，專為加速數千種 AI 應用場景中的工作負載而設計。該系列包括兩款全新產品——X160 Gen 2 與 X180 Gen 2，以及升級版 X280 Gen 2、X390 Gen 2 和 XM Gen 2。所有新產品均具備增強的標量、向量處理能力，其中 XM 產品還加入了矩陣處理功能，專為現代AI工作負載設計。其中，X160 Gen 2 與 X180 Gen
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SiFive RISC-V IP
一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司（燦芯股份，688691）宣布推出基于28HKC+ 0.9V/1.8V平臺的PCIe 4.0 PHY IP。該PHY IP符合PCIe 4.0規范的要求，支持PIPE 4.4.1/5.2接口及2.5Gbps至16Gbps的數據傳輸速率，全面覆蓋PCIe Gen4.0/3.0/2.0/1.0標準，并兼容Rapid IO、JESD204B/C、USB3.2/3.1/3.0、10GBASE-R/KR等其他協議。憑借其優越的
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燦芯 PCIe 4.0 PHY IP
據IPnest最新發布的2025年設計IP報告顯示，Ceva公司在無線連接IP領域繼續保持領先地位，市場份額在2024年增長至68%。這一數字是其最接近競爭對手的10倍以上，進一步鞏固了其在智能邊緣設備聯機功能中的核心地位。Ceva（納斯達克股票代碼：CEVA）作為全球領先的智能邊緣領域半導體產品和軟件IP授權許可廠商，其技術覆蓋藍牙、Wi-Fi、UWB、802.15.4及蜂窩物聯網IP解決方案。這些技術為下一代智能邊緣設備提供了重要支持，滿足了市場對高性能、低功耗解決方案的不斷增長需求。Ceva首席運營
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Ceva 無線連接 IP
在AI計算需求重塑半導體市場的背景下。致力于加速系統級芯片 (SoC) 開發的領先系統 IP 提供商 Arteris 公司近日宣布，高性能與自適應計算領域的全球領導者 AMD（納斯達克股票代碼：AMD）已在其新一代AI 芯粒設計中采用FlexGen片上網絡互連IP。Arteris的這項智能NoC IP技術將為 AMD 芯粒提供高性能數據傳輸支持，賦能AMD從數據中心到邊緣及終端設備的廣泛產品組合中的AI應用。Arteris FlexGen NoC IP與AMD Infinity Fabric?互連技術的戰
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Arteris AMD AI芯粒 片上網絡 NoC IP
智能汽車時代的加速到來，使車載智能系統面臨前所未有的算力需求。隨著越來越多車型引入電子電氣架構轉向中心化、智能駕駛的多傳感器融合、智能座艙的多模態交互以及生成式AI驅動的虛擬助手等創新技術，都要求車用主芯片能夠同時勝任圖形渲染、AI推理和安全計算等多重任務。當下，功能安全、高效高靈活性的算力、產品生命周期，以及軟件生態兼容性這“四大核心要素”，已成為衡量智能汽車AI芯片創新力和市場競爭力的核心標準。傳統汽車計算架構中，往往采用CPU與GPU或/和NPU等計算單元組成異構計算模式；隨著自動駕駛算法從L1向L
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202507 汽車智能化 Imagination GPU IP
中國數字EDA/IP龍頭企業上海合見工業軟件集團有限公司（簡稱“合見工軟”）近日發布國產自主研發支持多協議的32G SerDes PHY 解決方案UniVista 32G Multi-Protocol SerDes IP (簡稱UniVista 32G MPS IP)。該多協議PHY產品可支持PCIe5、USB4、以太網、SRIO、JESD204C等多種主流和專用協議，并支持多家先進工藝，成功應用在高性能計算、人工智能AI、數據中心等復雜網絡領域IC企業芯片中部署。隨著全球數據量呈指數級增長，這場由數據驅
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合見工軟 SerDes IP
據韓媒etnews于6月18日報道，三星電子近期在高性能計算（HPC）和人工智能（AI）領域取得重要突破。其基于4nm工藝制造的SF4X UCIe原型芯片成功完成首次性能評估，傳輸帶寬達到24Gbps。這一成果標志著三星在芯粒互聯技術上的顯著進展。UCIe（統一芯粒互聯接口）是一種通用的芯粒互聯標準，能夠實現不同來源和工藝的芯粒之間的互聯通信，從而將分散的芯粒生態系統整合為統一平臺。三星早在去年就對其工藝進行了優化，以支持UCIe IP的開發。此次原型芯片的成功運行，表明其技術已具備向商業量產邁進的能力。
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三星 4nm UCIe 傳輸帶寬 24Gbps
人工智能（AI）在邊緣計算領域正經歷著突飛猛進的高速發展，根據IDC的最新數據，全球邊緣計算支出將從2024年的2280億美元快速增長到2028年的3780億美元*。這種需求的增長速度，以及在智能制造、智慧城市等數十個行業中越來越多的應用場景中出現的滲透率快速提升，也為執行計算任務的硬件設計以及面對多樣化場景的模型迭代的速度帶來了挑戰。AI不僅是一項技術突破，它更是軟件編寫、理解和執行方式的一次永久性變革。傳統的軟件開發基于確定性邏輯和大多是順序執行的流程，而如今這一范式正在讓位于概率模型、訓練行為以及數
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并行計算 GPU GPU IP
芯原股份（芯原）近日宣布其超低能耗且高性能的神經網絡處理器（NPU）IP現已支持在移動端進行大語言模型（LLM）推理，AI算力可擴展至40 TOPS以上。該高能效NPU架構專為滿足移動平臺日益增長的生成式AI需求而設計，不僅能夠為AI PC等終端設備提供強勁算力支持，而且能夠應對智慧手機等移動終端對低能耗更為嚴苛的挑戰。芯原的超低能耗NPU IP具備高度可配置、可擴展的架構，支持混合精度計算、稀疏化優化和并行處理。其設計融合了高效的內存管理與稀疏感知加速技術，顯著降低計算負載與延遲，確保AI處理流暢、響應
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芯原 NPU 大語言模型推理 NPU IP
近日，一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司宣布推出基于28HKC+?0.9V/1.8V平臺的Ternary Content-Addressable Memory (TCAM) IP。該IP具有高頻率和低功耗特性，隨著網絡設備中快速處理路由表與訪問控制列表（ACL）等需要高效查找的場景不斷增加，該IP將被高端交換機、路由器等芯片廣泛采用。燦芯半導體此次發布的TCAM IP包含全自研Bit cell，符合邏輯設計規則，良率高；在可靠性方面，這款TCAM抗工藝偏差強，具有高可靠
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燦芯 28HKC+ 工藝平臺 TCAM IP
確定IP技術發布的日期有時是一項挑戰，尤其是英國處理器內核IP設計商 ARM。不過有證據可查的是第一款Arm內核處理器是在1985年4月26日在英國劍橋的Acorn上流片的，我們暫且將這個時間作為Arm真正進入IC設計領域的原點。ARM1是Acorn繼BBC Micro家用電腦成功之后自主開發的處理器。它由Sophie Wilson和Steve Furber開發。當日這顆處理器流片前在設計和制造方面已經進行了好幾個月的開發，而且硅片最后花了好幾個月才回到劍橋。 “它的設計制造成本低廉，由于設計對微處理器的
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Arm IP
摘要本文介紹了一種在FPGA中實現的增強型正交頻分復用（OFDM）調制器設計，它使用了逆FFT模式的萊迪思快速傅立葉變換（FFT）Compiler IP核和萊迪思有限脈沖響應（FIR）濾波器IP核。該設計解決了在沒有主控制器的情況下生成復雜測試模式的常見難題，大大提高了無線鏈路測試的效率。通過直接測試模擬前端的JESD204B鏈路，OFDM調制器擺脫了對主機控制器的依賴，簡化了初始調試過程。該設計可直接在萊迪思FPGA核中實現，從而節省成本并縮短開發周期。該調制器的有效性驗證中使用了Avant-X70 V
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萊迪思半導體 iFFT FIR IP 5G OFDM
為了提供更好的用戶體驗，包括高質量的視頻傳輸、更新的筆記本電腦（例如最新的 AI PC）和其他前沿設備，都需要 5 納米及以下的先進節點 SoC，以達成出色的功耗、性能和面積（PPA）目標。然而，隨著技術發展到 5 納米以下的工藝節點，SoC 供應商面臨各種挑戰，例如平衡低功耗和低工作電壓（通常低于 1.2V）的需求。與此同時，市場也需要高分辨率相機、更快的幀率和 AI 驅動的計算，這就要求接口具有更高的數據傳輸速率和更強的抗電磁干擾（EMI）能力。隨著這些性能要求變得越來越復雜，市場亟需創新的解決方案來
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Cadencee USB2V2 IP
創意2日宣布，自主研發的HBM4控制器與PHY IP完成投片，采用臺積電最先進N3P制程技術，并結合CoWoS-R先進封裝，成為業界首個實現12 Gbps數據傳輸速率之HBM4解決方案，為AI與高效能運算（HPC）應用樹立全新里程碑。HBM4 IP以創新中間層（Interposer）布局設計優化信號完整性（SI）與電源完整性（PI），確保在CoWoS系列封裝技術下穩定運行于高速模式。 創意指出，相較前代HBM3，HBM4 PHY（實體層）效能顯著提升，帶寬提升2.5倍，滿足巨量數據傳輸需求、功耗效率提升1
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創意 HBM4 IP 臺積電 N3P
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